第二點(diǎn)可能會(huì)讓人感到意外,因?yàn)镹AND閃存陣列的密度要大大高于NOR。實(shí)際上,由于NAND閃存針對(duì)最大密度設(shè)計(jì),所以產(chǎn)品一般會(huì)使用最小工藝節(jié)點(diǎn),目前為16nm 。但問題是,除了存儲(chǔ)單元之外,所有存儲(chǔ)器器件都有一定的電路開銷,例如行地址解碼器、感應(yīng)放大器、位線控制電路、外圍I/O電路、電壓調(diào)節(jié)器和I/O針腳等子系統(tǒng)。芯片上的開銷區(qū)并不與存儲(chǔ)容量成線性增加??s減存儲(chǔ)陣列的尺寸后,芯片上用于外圍邏輯的空間只會(huì)少量增加。這意味著即使使用上一代的25nm工藝尺寸,最小可行的NAND器件也是1Gbit。這對(duì)于大多數(shù)可穿戴應(yīng)用都是無法接受的,因?yàn)槭袌?chǎng)主要需要的是512Mbit或更小的存儲(chǔ)器件。
針對(duì)特定制程尺寸縮減NAND容量的局限性也讓封裝后的尺寸對(duì)于許多可穿戴應(yīng)用來說過大。例如,用作某些應(yīng)用的NOR替代品的1Gbit串行NAND采用了9×11毫米63球柵陣列封裝方式。與之相反,最小的串行NOR 512Mbit和1Gbit NOR產(chǎn)品采用4或5×6毫米封裝方式,不到NAND替代品的1/3,因此更適合于可穿戴設(shè)備和物聯(lián)網(wǎng)生態(tài)系統(tǒng)中其他聯(lián)網(wǎng)傳感器的微型電路板。